Name		Name	Last commit message	Last commit date
AUFGABEKLAUSUR		AUFGABEKLAUSUR
BRA		BRA
Elevator		Elevator
KAKASA		KAKASA
LABOR1.1		LABOR1.1
LABOR1.B		LABOR1.B
LABOR2PWM		LABOR2PWM
LABOR3A1		LABOR3A1
LABOR3AUFGABE1		LABOR3AUFGABE1
Labor1b		Labor1b
Labor2		Labor2
SPISENDER		SPISENDER
SPI_EMPFAENGER		SPI_EMPFAENGER
WATCHDOG		WATCHDOG
WDT		WDT
daswe		daswe
empfaenger		empfaenger
kaka		kaka
laborbra2		laborbra2
probe		probe
versch1.1		versch1.1
versch2		versch2
versuch1.2		versuch1.2
versuch1		versuch1
.gitattributes		.gitattributes
Fahrstuhl_TB.vhd		Fahrstuhl_TB.vhd
README.md		README.md
TAKTDIVIDER.vhd		TAKTDIVIDER.vhd

Repository files navigation

Programmable logic components

Xilinix VHDL Projects

About

Xilinix VHDL Projects

automate simulation-environment vhdl-coursework watchdog xilinx-fpga

2 stars

1 watching

Report repository

Releases

Packages

Contributors

Languages